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SN74SSQE32882 供給状況: 供給中

JEDEC SSTE32882 準拠 28 ～ 56 ビット レジスタ内蔵バッファ、アドレス・パリティ・テスト付

      
         
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データシート

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 SN74SSQE32882SN74SSQEA32882 SN74SSQEB32882 
VCC(V)1.5  1.5, 1.35  1.5,1.35,1.25  
Operating Frequency Range(Min)(MHz)300  300  300  
Operating Frequency Range(Max)(MHz)670  810  945  
Absolute Jitter (cycle-to-cycle)(ps)40  40  30  
Input LevelSSTL_15  SSTL_15  SSTL_15  
No. of Outputs60  60  60  
Pin/Package176BGA  176BGA  176BGA  
Architecture VersionV3.1  V4.2  V5.0  
Top MarkingTE32882E  EA32882B  EB32882A  
SPD Byte 65 (Mfg ID 1)0x80  0x80  0x80  
SPD Byte 66 (Mfg ID 2)0x97  0x97  0x97  
SPD Byte 67 (Rev ID)0x1D  0x28  0x33  
 サンプルサンプルサンプル
 在庫在庫在庫

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製品情報

特長

  • JEDEC SSTE32882 Compliant
  • 1-to-2 Register Outputs and 1-to-4 Clock Pair Outputs Support Stacked DDR3 DIMMs
  • Chip Select Inputs Prevent Data Outputs from Changing State and Minimize System Power Consumption
  • 1.5-V Phase Lock Loop Clock Driver Buffers One Differential Clock Pair (CK and CK) and Distributes to Four Differential Outputs
  • 1.5-V CMOS Inputs
  • Checks Parity on Command and Address (CS-gated) Data Inputs
  • Supports LVCMOS Switching Levels on RESET Input
  • RESET Input:
    • Disables Differential Input Receivers
    • Resets All Registers
    • Forces All Outputs into Pre-defined States
  • Optimal Pinout for DDR3 DIMM PCB Layout
  • Supports Four Chip Selects
  • Single Register Backside Mount Support
  • APPLICATIONS
    • DDR3-Registered DIMMs up to DDR3-1333
    • Single-, Dual- and Quad-Rank RDIMM

All other trademarks are the property of their respective owners

DESCRIPTION/ORDERING INFORMATION

This JEDEC SSTE32882-compliant, 28-bit 1:2 or 26-bit 1:2 and 4-bit 1:1 registering clock driver with parity is designed for operation on DDR3 Registered DIMMs up to DDR3-1333 with VDD of 1.5 V.

All inputs are 1.5-V, CMOS-compatible. All outputs are 1.5-V CMOS drivers optimized to drive DRAM signals on terminated traces in DDR3 RDIMM applications. Clock outputs Yn and Yn and control net outputs DxCKEn, DxCSn, and DxODTn can each be driven with a different strength and skew to optimize signal integrity, compensate for different loading, and balance signal travel speed.

The SN74SSQE32882 has two basic modes of operation associated with the Quad Chip Select Enable (QCSEN) input.

First, when the QCSEN input pin is open or pulled high, the component has two chip select inputs, DCS0 and DCS1, and two copies of each chip select output, QACS0, QACS1, QBCS0 and QBCS1. This mode is the QuadCS disabled mode. Alternatively, when the QCSEN input pin is pulled low, the component has four chip select inputs DCS[3:0], and four chip select outputs, QCS[3:0]. This mode is the QuadCS enabled mode.

When QCSEN is high or floating, the device also supports an operating mode that allows a single device to be mounted on the back side of a DIMM array. This device can then be configured to keep the input bus termination (IBT) feature enabled for all input signals independent of MIRROR. The SN74SSQE32882. operates from a differential clock (CK and CK). Data are registered at the crossing of CK going high and CK going low. This data can either be re-driven to the outputs or used to access internal control registers. Details are covered in the Function Tables (each flip-flop) with QCSEN = low.

Input bus data integrity is protected by a parity function. All address and command input signals are summed; the last bit of the sum is then compared to the parity signal delivered by the system at the PAR_IN input one clock cycle later. If these two values do not match, the device pulls the open drain output ERROUT low. The control signals (DCKE0, DCKE1, DODT0, DODT1, and DCS[n:0]) are not part of this computation.

The SN74SSQE32882 implements different power-saving mechanisms to reduce thermal power dissipation and to support system power-down states. Power consumption is further reduced by disabling unused outputs.

The package design is optimal for high-density DIMMs. By aligning input and output positions towards DIMM finger-signal ordering and SDRAM ballout, the device de-scrambles the DIMM traces and allows low crosstalk designs with low interconnect latency. Edge-controlled outputs reduce ringing and improve signal eye opening at the SDRAM inputs.

    

価格/パッケージ/CAD 設計ツール/サンプル

価格（米ドル）パッケージサンプル
デバイス供給状況温度 （oC）価格（米ドル） | Quantityパッケージ | ピン数パッケージの数量 | パッケージ・キャリアサンプル
SN74SSQE32882ZALRACTIVE0 to 855.90 | 1,000 個単位BGA (ZAL) | 176 1000 | LARGE T&RTI 販売特約店または営業窓口へ問い合わせ
SN74SSQE32882ZCJRACTIVE0 to 855.90 | 1,000 個単位BGA (ZCJ) | 176 1000 | LARGE T&RTI 販売特約店または営業窓口へ問い合わせ

* この価格情報は、参考価格となり通貨単位が米ドルになります。また、この情報は予告なく変更されることがあります。
数量に応じた価格または現地通貨での納入見積り価格については、テキサス・インスツルメンツの担当営業窓口または販売特約店にお問い合わせください。

在庫

販売特約店の在庫状況　-2010年 9月 5日PM 11:41 JST 現在
地域会社名在庫数購入
SN74SSQE32882ZALR
該当なし
販売特約店一覧
SN74SSQE32882ZCJR
該当なし
販売特約店一覧

「該当なし」製品の在庫状況に関しては、日本TI の販売特約店にお問い合わせください。

品質/鉛（Pb）フリー関連情報

 製品内容DPPM / MTBF / FIT レート
デバイスエコ・プラン* リード / ボール端子の仕上げMSL レーティング / ピーク・リフロー詳細（英語）詳細（英語）
SN74SSQE32882ZALR  TBD Call TI Call TI表示表示
SN74SSQE32882ZCJR RoHS 準拠 Green (RoHS & no Sb/Br) SNAGAU Level-3-260C-168 HR表示表示

* エコ・プラン: 鉛フリー（RoHS）および グリーン（RoHS & no Sb/Br）化対応に関する最新情報および製品内容の詳細については、［製品内容] の [詳細] 欄の、[表示] リンクをクリックしてください。

必要な情報がオンライン上に掲載されていない場合には、 日本 TI 技術お問い合わせ窓口または販売特約店 に直接お問い合わせください。

技術資料

データシート

アプリケーション・ノート

 
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型番 名前 製品ファミリ コメント
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